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微波開關(guān)芯片的研究與設(shè)計(jì)

就成本和集成度而言， 標(biāo)準(zhǔn)的體硅 MOSFET 無(wú)疑是最理想的開關(guān)設(shè)計(jì)選擇，但是襯底的低電阻率（0.1Ω*cm 數(shù)量級(jí)） 會(huì)產(chǎn)生嚴(yán)重的信號(hào)泄漏和在電路不同器件間建立有害的通路， 從而損害敏感信號(hào)并導(dǎo)致非常差的開關(guān)性能[10] 。 一種減小襯底耦合效應(yīng)的有效方法是采用具有深 N 阱（Deep N-well， DNW） 的 Triple-wellCMOS 技術(shù)， 典型的 Triple-well NMOS 晶體管物理結(jié)構(gòu)模型如圖 1-2（a） 所示。DNW 將常規(guī)硅基 CMOS 的硅襯底隔離為體和襯底， DNW 通過大電阻接高電壓保證交流浮地和體-DNW 寄生二極管與 DNW-襯底寄生二極管充分反偏， 從而Triple-well CMOS 技術(shù)可以看作是將體和襯底用電容隔離開來以減小襯底耦合， 而體也可以獨(dú)立供電以減小寄生結(jié)二極管的影響， Triple-well NMOS 晶體管等效原理圖模型如圖 1-2（b） 所示。 然而， 隨著頻率的升高和功率的增加， DNW 的隔離作用越來越小， 襯底導(dǎo)電性的影響將越來越明顯。 繼續(xù)減小晶體管的尺寸能夠滿足晶體管向更高的頻率應(yīng)用拓展， 但是對(duì)功率性能的限制會(huì)更加明顯。SOI CMOS 技術(shù)是體硅 CMOS 工藝的特殊版本， SOI NMOS 晶體管物理結(jié)構(gòu)如圖 1-3（a） 所示。 SOI 技術(shù)可以提供對(duì)有源區(qū)完全的氧化物隔離， 這使得 SOI可以采用高阻硅襯底（1KΩ*cm 數(shù)量級(jí)） ， SOI MOSFET 主要通過硅襯底的高電阻率減小襯底損耗， 埋氧層有助于減小襯底耦合效應(yīng)， SOI NMOS 晶體管的等效原理圖模型如圖 1-3（b） 所示。